AVIS DE SOUTENANCE DE THÈSE 

Spécialité : Nano électronique et Nano technologies (NENT).

Intitulé de la thèse :  Analyse multi-niveaux des fautes dans les architectures de processeurs / Cross-Layer Fault Analysis for Microprocessor Architectures 

École Doctorale :  Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)

Lieu de soutenance de la thèse :  Amphithéâtre A042, Bâtiment AB Grenoble INP – Esisar, UGA 50 rue Barthélémy de Laffemas CS 10054 26902 Valence Cedex 09 – France

Lien Zoom : voir ci-dessous

Thèse dirigé par : Vincent Beroulle (LCIS)

Thèse co-supervisé par : Paolo Maistri (TIMA), Brice Colombier (LabHC), Christophe Deleuze (LCIS)

Thèse préparée au sein des laboratoires LCIS et TIMA.

MEMBRES DU JURY

M. Vincent BEROULLE	Université Grenoble Alpes	Directeur de thèse
M. Jean-Max DUTERTRE	Ecole Nationale Supérieure des Mines de Saint-Etienne	Rapporteur
M. Pascal BENOIT	Université Montpellier 2	Rapporteur
M. Giorgio  DI NATALE	CNRS	Examinateur
Mme Marie-laure POTET	Université Grenoble Alpes	Examinatrice
M. Athanasios PAPADIMITRIOU	University of the Peloponnese	Examinateur
M. Christophe DELEUZE	Université Grenoble Alpes	Invité

Mot clés :

Sécurité matérielle, Attaques par injection de fautes, Modélisation des fautes, Simulation des fautes RTL, Jeu d’instructions de longueur variable, Analyse de vulnérabilités

Keywords:

Hardware security, Fault injection attacks, Fault modeling, RTL fault simulation, Variable-length instruction set, Vulnerability analysis.

RÉSUME DE THÈSE :

Avec l’utilisation de plus en plus répandue des systèmes embarqués, les concepteurs matériels et les développeurs de logiciels accordent une attention croissante aux problèmes de sécurité afin de protéger ces dispositifs contre les menaces potentielles. Parmi ces menaces, les attaques physiques représentent un risque important, et les attaques par injection de fautes sont parmis les méthodes les plus puissantes dans ce cadre. Cependant, une mauvaise compréhension de l’impact causé par l’injection de fautes peut conduire à proposer des contre-mesures excessives ou insuffisantes pour ces dispositifs. Cela affecte négativement le rapport performance/coût et/ou la sécurité globale du dispositif. Pour relever ce défi, des modèles de fautes réalistes sont indispensables pour comprendre les effets de l’injection de fautes. Ces modèles jouent un rôle crucial dans l’analyse des vulnérabilités potentielles des codes logiciels et des blocs matériels, ce qui permet de protéger les systèmes numériques contre de telles attaques tout en assurant un surcoût maîtrisé. Cependant, se fier uniquement à des observations empiriques de microprocesseurs où des fautes sont injectées pose des défis lors de l’inférence des modèles de fautes, limitant ainsi notre compréhension des effets causés par ces fautes. Cette thèse présente des preuves expérimentales qui mettent en évidence les défis liés à la caractérisation et à la modélisation des effets de l’injection de fautes lorsqu’on considère un seul niveau d’abstraction du système. Pour relever cette limitation, une approche d’analyse multi-niveaux est introduite pour combler le fossé entre les études précédentes et permettre une meilleure compréhension des effets des fautes. De plus, cette thèse démontre la mise en œuvre réussie de cette méthodologie, aboutissant à l’inférence de nouveaux modèles de fautes, réalistes et précis, à la fois au niveau logiciel et matériel. De plus, l’applicabilité de ces modèles de fautes est mise en évidence pour différents programmes, cibles matérielles et techniques d’injection de fautes. Enfin, cette thèse illustre comment ces modèles de fautes peuvent être exploités pour effectuer une analyse de vulnérabilité de codes logiciels, permettant ainsi de développer des contre-mesures efficaces pour un coût maîtrisé. 

ABSTRACT:

With the widespread use of embedded system devices, hardware designers and software developers started paying more attention to  security issues in order to protect these devices from potential threats.

Among these threats, physical attacks pose a significant risk, with fault injection attacks being a very powerful attack method. Nevertheless, an inaccurate understanding of the impact caused by fault injection can result in the proposal of either excessive or insufficient protections for these devices. This, in turn, adversely affects the performance/cost ratio and/or the overall device security. 

To address this challenge, realistic fault models are indispensable for comprehending the effects of fault injection.  Such models play a crucial role in analyzing potential vulnerabilities in software codes and hardware designs, thereby enabling the protection of digital systems against such attacks while maintaining cost-effectiveness. However, relying solely on limited observations of faulty microprocessors poses challenges when inferring fault models, ultimately limiting our understanding of the effects caused by these faults.

This thesis presents experimental evidence that highlights the challenges in characterizing and modeling the effects of fault injection when considering a single layer of system levels. 

Therefore, a cross-layer analysis approach is introduced to bridge the gap between previous studies and enable a better understanding of the effects of the faults.

Furthermore, the thesis demonstrates the successful implementation of this methodology, resulting in the inference of reliable and novel fault models at both software and hardware levels of abstraction. 

Moreover, the applicability of these fault models is showcased across various target programs, target devices, and different fault injection techniques.

Finally, the thesis illustrates how these fault models can be leveraged to perform vulnerability analysis of software codes, offering the capability to develop suitable and cost-effective countermeasures.