Le projet Arsene organise un workshop qui aura lieu dans les bâtiments de l’ESISAR, dans l’amphithéâtre D030, avec le programme ci-dessous :
9h-9h30 : Accueil Café
9h30 : Introduction de la journée par Sonia Ben Mokhtar, Comité de direction du PEPR Cybersécurité
9h45 : Présentation du projet ARSENE et de ses grands objectifs
10h15 – 11h55 : Présentation des résultats du projet ARSENE :
10h15 : Inférence de modèles de fautes multi-niveaux pour microprocesseurs RISCV et ARM – Vincent Beroulle (LCIS)
10h35 : Compilation sécurisante: vers une approche systématique – Sébastien Michelland (LCIS)
10h55 : pause-café
11h15 : Contremesures logicielles et preuves dans Compcert – Marie-Laure Potet (Verimag)
11h35 : Vérification formelle de la micro-architecture de processeurs pour l’analyse de sécurité des systèmes contre les attaques par injection de fautes: retour d’expériences – Mathieu Jan (CEA List)
12h – 13h30 : Pause déjeuner
13h30 – 16h15 : Suite des présentations des résultats du projet ARSENE :
13h30 : Chiffrement du code avec association des signaux de contrôle pour sa confidentialité et l’intégrité de son exécution – Théophile Gousselot (Mines Saint Etienne)
13h50 : Hardware/Software Runtime pour les protections GPSA Protection dans les coeurs RISC-V embarqués – Louis Savary (INRIA)
14h10 : Spéculation sélective: de l’usage de barrières spéculatives vis-à-vis de Spectre. Héry Andrianatrehina et Thomas Rubino (INRIA)
14h30 : Sécurité des SoC complexes et hétérogènes: l’ennemi de l’intérieur – Lilian Bossuet (LHC)
14h50 : pause-café
15h00 : Echantillonnage cohérent et générateur d’aléa véritable basé sur les PLL – Florent Bernard (LHC)
15h20 : Impact du bruit flicker dans les TRNG basés sur des anneaux oscillants – Licinius Benea (CEA Leti)
15h50 : Vers la détection d’ouverture de boitier au démarrage par le suivi de la dissipation thermique – Geoffrey Chancel (LIRMM)
16h10 : Conclusion
Vous pourrez trouver l’affiche du workshop ci-dessous :
