EQUIPE CTSYS

Presentation

Coordinateur du projet : Vincent Beroulle

Le projet SafeRFID vise l’amélioration de la robustesse et de sécurité des systèmes RFID.

Ce projet est supporté depuis octobre 2010 par l’Agence Nationale de la Recherche (SafeRFID ANR 2010 JCJC – ANR-10-01).

Ce projet réalisé au LCIS est mené en collaboration avec la plateforme RFTLab de Grenoble INP – Esisar.

L’objectif du projet est le test et le diagnostic en ligne des systèmes RFID ainsi que l’amélioration de leur tolérance aux fautes et sécurité. Il propose des moyens pour détecter les défaillances des composants des systèmes RFID UHF; défaillances d’origine matérielle (naturelles ou attaques intentionnelles), environnementale (perturbations électromagnétiques…), ou logicielle (dysfonctionnement) pouvant survenir durant l’utilisation de ces systèmes.

Les applications critiques, dans les domaines de l’aéronautique, du ferroviaire, de l’alimentaire, sont en particulier visées.

Your ConteSeRFID est un « simulateur global » de systèmes RFID UHF EPC global C1 GEN2.

Modèles exécutables pour la simulation et la vérification conjointe logicielle/matérielle des systèmes RFID. Ces modèles permettent aux concepteurs de concevoir, d’optimiser et de valider de nouvelles briques logicielle ou matérielle.

SeRFID représente 20.000 lignes de code C++ entièrement ouvertes et paramétrables.

Les concepts de SeRFID sont décrits dans la thèse de Gilles FRITZ soutenue en 2012 (co-encadrants : V. Beroulle, D. Hély, O.E.K Aktouf).

Méthodes

Plusieurs méthodes de test et de diagnostic visant les défaillances matérielles et logicielles sont proposés :

• méthode du profil basé sur la mesure des performances de chaque lecteur
• méthode de diagnostic probabiliste implanté au niveau d’un groupe de lecteurs
• modèle de connaissance LLRP intégré au middleware

Le middleware SafeRFID-MW (compatible LLRP) développé en JAVA implante plusieurs de ces algorithmes de test et de diagnostic (Thèse de Rafik Kheddam 2014 co-encadrée par O.E.K Aktouf et I. Parissis).

La plateforme RFIM à base de FPGA permet l’émulation des tags RFID UHF EPC C1 GEN2.

Cette plateforme, développée dans le cadre de la thèse d’Omar Abdelmalek, co-encadrée par D. Hély et V. Beroulle intègre :

• une IP VHDL d’un tag RFID UHF conforme à la norme EPC global Class1 Generation 2
• un front-end pour la modulation et la démodulation des signaux analogiques et RF
• des mécanismes d’injection de fautes et d’observation des signaux internes

RFIM a permis de valider plusieurs nouvelles architectures numériques de tags robustes intégrant des mécanismes de détection et de correction d’erreur en ligne.

Démonstrateur final

Démonstrateur final démontrant l’amélioration de la tolérance aux fautes des systèmes RFID

Le développement d’un démonstrateur final intégrant tag-lecteur-middleware robustes est actuellement en cours.